가중치 메모리
FFN 합성 정체와 packed WROM 구조
- 문제
- 기존 구조에서 여러 가중치를 동시에 읽는 방식 때문에 Vivado 면적 최적화 단계가 정체된 기록이 있습니다.
- 해결
- 32개의 INT8 가중치를 256-bit packed WROM으로 읽고 레지스터 이후 분리하도록 구조를 변경했습니다.
- 결과
- 2026.06.04 합성·배치·배선을 완료했습니다.
← 대표 연구로 돌아가기qec-project의 공개 보고서를 바탕으로 재구성한 블록 검증 흐름. MLP 논문과 별도 프로젝트입니다.
HARDWARE-AWARE AI
양자 오류 정정 AI의 경량화와 FPGA 검증
경량 MLP 디코더의 양자화·FPGA 매핑 적합성을 분석한 연구를 제1저자로 발표했습니다. QECCT 기반 온디바이스 AI 디코더 프로젝트에서는 핵심 RTL 블록의 기능·합성 검증 결과를 공개했습니다.
연구 질문
양자 오류 정정용 AI 모델을 FPGA에서 구현 가능한 연산 블록으로 옮길 수 있는가?
QECCT 프로젝트는 Noise Estimator와 Transformer FFN을 INT8 RTL로 구현하고, golden model과 출력을 비교했습니다. 이후 Vivado의 블록 단위 합성과 배치·배선을 통해 자원 사용량과 타이밍을 확인했습니다.
주요 산출물대한전자공학회 제1저자 발표 · Noise Estimator/FFN 블록 검증 · 2026 종합설계 장려상
연구 구조
QECCT Student · INT8 검증 대상: 핵심 연산 블록
BLOCK 01Noise Estimator
FC(8→24) · GELU · FC(24→9) · Sigmoid
BLOCK 02Transformer FFN
Linear(32→128) · GELU · Linear(128→32)
FUNCTIONxsim 출력 비교
RTL ↔ INT8 golden model
IMPLEMENTATIONVivado OOC
합성 → 배치 → 배선
후속 범위 · 전체 디코더 통합 / AXI wrapper / 실제 보드 측정
담당 범위
MLP 논문 제1저자 · QEC 가속기 설계·검증 참여
연구 발표
경량 MLP 양자화·FPGA 적합성
프로젝트
2026 ABC RTL SoC 설계·검증
공개 산출물
RTL·테스트벤치·합성 보고서
APPROACH & EVIDENCE
설계 문제와 검증 결과
기능과 타이밍
두 종류의 검증 결과를 분리해 해석
- 기능
- RTL 출력을 INT8 golden model과 비교해 제공 테스트 벡터에서 byte 단위 일치를 확인했습니다.
- 타이밍
- 100 MHz 제약에서 블록별 post-route WNS를 확인했습니다.
- 범위
- bit-exact 일치는 테스트 벡터 범위입니다. 전체 QEC 정확도나 실제 보드 실측을 의미하지 않습니다.
검증 결과
180 / 180 bytes
Noise Estimator · 20개 테스트 벡터
3,200 / 3,200 bytes
FFN · 100개 테스트 벡터
| 항목 | Noise Estimator | Transformer FFN |
|---|---|---|
| WNS | +0.506 ns | +1.842 ns |
| Slice LUT | 912개 | 4,477개 |
| DSP48E1 | 26개 | 2개 |
Vivado 2024.2 · Zynq-7020 (xc7z020clg400-1) · INT8 · OOC 블록 검증. WNS는 최악 경로 시간 여유이며 양수는 해당 setup 타이밍 제약 충족을 뜻합니다. 실제 보드 실측은 아닙니다.
발표와 산출물
ABC 프로젝트 멘토링
QEC AI 가속기 RTL 기반 SoC 설계·검증 참여
경량 MLP 디코더의 양자화 및 FPGA 매핑 적합성 분석
제1저자 · 대한전자공학회 하계
창의적 종합설계 경진대회
온디바이스 AI 가속기 SoC 설계 · 장려상
결과의 범위
Vivado OOC 블록 단위 검증 결과입니다. 실제 보드 측정과 전체 SoC 통합은 후속 단계입니다. 경량 MLP 디코더 논문과 QECCT RTL은 별도 프로젝트입니다.
연결된 자료
원본 RTL과 테스트벤치, 블록별 합성·타이밍 보고서를 함께 공개한 저장소입니다.